米Synopsys, Inc.は，日立製作所が，Synopsys社のスタチック・タイミング・アナライザ「PrimeTime」とフォーマル・ベリファイア「Formality」を日立のセルベースLSI「HG75」（0.18μm）と同「HG73」（0.35μm）向け設計ツールとしてサポートすると発表した（リリース文1）。リリース文1には，日立のYoshio Okamura氏（department manager of Design Technology Development, System LSI Business Division)がコメントを寄せている。
Formality のVerilog-HDL記述の読み込みを改善
また，Synopsys社は，Formality の最新版「Formality 1999.10」を発売したと発表した（リリース文2）。Verilog-HDL記述の読み込みを改善した。たとえば，従来は前処理として，Verilogライブラリの変換が必要だった。今回の改良で，Verilogライブラリは，Formality の実行時に直接読み込み，インタプリットするようになった。UDP (User Defined Primitive)もサポートするようにした。
さらに，Synopsys社は，今回，米Texas Instruments Inc.と米Toshiba America Electronic Components, Inc.(TAEC)がFormality 1999.10をASIC設計ツールとして，サポートするようになったことも発表した。リリース文2には，TI社のRavi Gulati氏（manager of ASIC CAD flow architecture and methodology)とTAECのJeff Berkman氏（vice president of engineering）がコメントを寄せている。
