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A-SSCC 2008の国・地域別の論文投稿および採用数
A-SSCC 2008の国・地域別の論文投稿および採用数
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 集積回路設計に関する国際学会「IEEE Asian Solid-State Circuits Conference(A-SSCC)」のプログラム委員会は,2008年11月3日~5日に福岡で開催される「A-SSCC 2008」について,論文の採択状況や注目論文などを発表した。

 A-SSCCは,IEEE Solid-State Circuits Society(SSCS)が主催する国際学会のひとつであり,特にアジア地域の大学や企業が中心となる。2005年より毎年開催されており,今年で4回目である。

 国別の論文の採択数は,例年に続き台湾が30件と最も多かった。日本は29件,韓国は22件であった。近年はベトナムや中東といった地域からの投稿も多く,今年は初めてインドからの論文が採択された。また,分野別の論文採択数ではRF分野が20件とダントツに多く,「最近の傾向としてRF,アナログ分野が増えている」(A-SSCC 2008 副論文委員長で東芝 半導体研究開発センター長の古山 透氏)という。

 日本の企業勢では,メモリ関連の発表が目立つ。松下電器産業は,4K~512Kbitのメモリ・コンパイラに対応し,混載SRAMの置換に向けた高速混載DRAMに関する論文を発表する。DRAMの速度をいかにSRAMに近づけるかが課題であったが,ランダム・サイクル時間1.8ns,ランダム・アクセス時間1.5nsを達成した(論文番号[8-2])。NECは,昨年に比べて読み書き速度を2倍に引き上げたMRAMを開発した。動作周波数は500MHzで,現段階では世界最速だという(同[8-8])。

 加えて,低消費電力に焦点を絞った研究も多い。台湾MediaTek社は,多数のオンチップ・レギュレータを外付けキャパシタなしで実装した無線LAN送受信チップを開発した。チップ面積は22.5mm2と小型ながら,消費電力は送信時で71mA,受信時で56mAに抑えた(同[12-1])。広島大学は,電源電圧よりも大きい振幅のアナログ信号を扱える「Delta Amp」という新規回路を採用したA-D変換器を提案する。一定範囲を超える信号を逆側に折り返す手法を採用した。2Vの信号を0.5Vの電源電圧で取り扱える回路を90nmプロセスで試作したという(同[9-1])。

 主催者が挙げた注目論文は以下のとおり。

◆Analog Circuits分野
・A 2.0Vpp Input,0.5V Supply Delta Amplifier with A-to-D Conversion(同[9-1]:広島大学)
・Dual-Section-Average(DSA) Analog-to-Digital Converter(ADC) in Digital Pulse Width Modulation(DPWM) DC-DC Converter for Reducing the Problem of Limiting Cycle(同[5-1]:台湾ITRI,台湾国立交通大)
・Low Power Consumption and High Power Density Integrated DC-DC Converter for Portable Equipments(同[5-2]:富士電機,信州大)

◆Data Converter分野
・A 770-MHz,70-mW,8-bit Subranging ADC Using Reference Voltage Precharging Architecture(同[1-1]:鹿児島大学)
・A 10-b 30-MS/s 3.4-mW Pipelined ADC with 2.0-Vpp Full-Swing Input at a 1.0-V Supply(同[1-5]:富士通研究所,広島大学)
・A 2.4GHz 40mW 40dB SNDR/62dB SFDR 60MHz Bandwidth Mirrored-Image RF Bandpass ΣΔADC in 90nm CMOS(同[13-1]:ベルギーIMEC,ベルギーVrije Universiteit Brussel)
・A 350-MHz Combined TDC-DTC With 61ps Resolution for Asynchronous ΔΣADC Applications(同[13-2]:ベルギーKatholieke Universiteit Leuven,ドイツInfineon Technologies AG社)
・A 6b stochastic Flash Analog-to-Digital Converter without Calibration or Reference Ladder(同[13-4]:米Oregon State University,米Tektronix社)

◆Digital Circuits and Systems分野
・A MOS Transistor Array with Pico-ampere Order Precision for Accurate Characterization of Leakage current Variation(同[12-1]:東京工業大学)
・A ROM based Low-Power Multiplier(同[2-1]:東芝アメリカ研究所)
・A 320-MHz 8bit ×8bit Pipelined Multipiler In Ultra-Low Supply Voltage(同[2-2]:台湾ITRI)
・On-Chip Clock Network Skew Measurement using Sub-Sampling(同[12-4]:インドIndian Institute of Science,米Texas Instruments社)

◆SoC&Signal Processing Systems分野
・A Low-Power 0.7V H.264 720p Video Decoder(同[6-1]:米MIT)
・A 66fps 38mW Neighbor Matching Processor with Hierarchical VQ Algorithm for Real-Time Object Recognition(同[6-2]:韓国科学技術院)
・A 10-pJ/Instruction,4-MIPS Micropower DSP for Sensor Applications(同[10-1]:米MIT)
・A 820 Mb/s Baseband Processor LSI based on LDPC Coded OFDM for UWB Systems(同[10-3]:早稲田大学)

◆RF分野
・A World-band Triple-mode 802.11a/b/g SOC in 0.13μm CMOS(同[12-1]:台湾MediaTek社)
・8Gbps CMOS ASK Modulator for 60GHz Wireless Communication(同[4-3]:東京大学)
・A 60-GHz CMOS Power Amplifier with Marchand Balun-based Parallel Power Combiner (同[4-2]:東芝)

◆Wireline & Mixed Signal Circuits分野
・A 4Gbps 3-bit parallel Transmitter with the Crosstalk-Induced Jitter Compensation using TX Data Timing Control(同[7-1]:韓国浦項工科大学,韓国Hynix社)
・A Wide-Range All-Digital Multiphase DDL with Supply Noise Tolerance(同[15-3]:韓国大学,韓国Hynix社,韓国Samsung社)
・Chip-to-Chip Half Duplex Data Communication at 135 Mbps Over Power-Supply Rails(同[7-3]:神戸大学)

◆Emerging Technology and Applications分野
・A 65 fJ/b Inductive-Coupling Inter-Chip Transceiver Using Charge Recycling Technique for Power-Aware 3D System Integration(同[3-2]:慶應大学)
・A 1.12 pJ/b Resonance Compensated Inductive Transceiver with a Fault-Tolerant Network Controller for Wearable Body Sensor Networks(同[11-1]:韓国科学技術院)
・500 Mbps,670 μW/pin Capacitively Coupled Receiver with Self Reset Scheme for Wireless Connections(同[3-1]:東京大学,山一電機)

◆Memory分野
・A 1.8ns Random Cycle SRAM-Interface High-Speed DRAM(SH-RAM) Compiler with Data Line Replica Architecture(同[8-1]:松下電器産業)
・A 500MHz MRAM Macro for High-Performance SoCs(同[8-8]:NEC)
・A 8 GByte/s Transceiver with Current-Balanced Pseudo-Differential Signaling for Memory Interface(同[8-2]:韓国浦項工科大学)