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講演する小林宏氏 日経BPが撮影。
講演する小林宏氏 日経BPが撮影。
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メモリーLSIテスターの構成とピン・エレクトロニクス用のASIC アドバンテストのデータ。
メモリーLSIテスターの構成とピン・エレクトロニクス用のASIC アドバンテストのデータ。
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動作レベル記述向けに仕様書を軽くした アドバンテストのデータ。
動作レベル記述向けに仕様書を軽くした アドバンテストのデータ。
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動作記述の多くを,ツールを使って上位の記述から自動生成 アドバンテストのデータ。
動作記述の多くを,ツールを使って上位の記述から自動生成 アドバンテストのデータ。
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動作記述のチェック・ツール アドバンテストのデータ。
動作記述のチェック・ツール アドバンテストのデータ。
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 アドバンテストは,動作合成ツールを使ってメモリー・テスターのピン・エレクトロニクス向けのASICを設計した事例について,発表した。使った動作合成ツールは,NECシステムテクノロジーの製品である。

 この発表は,2008年10月8日にNECシステムテクノロジーが主催した「CyberWorkBench Forum 2008」で行われた。講師として登壇したのは,アドバンテストの小林宏氏(設計推進統括部統括部長)である。なおCyberWorkBenchはNECシステムテクノロジーの製品であり,C言語を使ったLSIの上流設計に向けたEDAシステムとなっている。NECの中央研究所が開発した動作合成ツールを中核に,各種の検証用ポイント・ツールが含まれる。

 小林氏によれば,動作合成ツールを導入した動機は,ASIC設計時のコーディング量の削減である。アドバンテストにおいては,2000年から2006年の6年間で,ASIC設計のコード量が4倍に増えた。さらにプロセス微細化でASICの作り直しにかかる経費が増大したことなどによって,ASICの設計手法を抜本的に見直す必要が出てきた。RTL設計から動作レベル設計への転換を図ることになった。

 同社では,2007年4月に設計手法改革の専任部隊を立ち上げた。同部隊が中心となり,現状の手法の分析,ツールの評価選定,設計・検証環境の整備,設計者向けドキュメントの作成を行った。2008年1月からは,実際のメモリー・テスターに搭載するASICの設計に入った。年内には同ASICのサインオフが完了の予定である。

チップのほぼ全体に適用

 LSIの設計に動作合成を適用した実例は増えているが,今回のアドバンテストの適用事例には複数の特徴がある。まず,(1)導入目的。C言語入力が多い動作合成では,「C言語の既存ソフトウェアを,ハードウェア化のために導入する」という事例が多いが,今回はハードウェア設計の効率化のために導入している。

 次に,(2)適用範囲の大きさである。チップの1部に使う事例が多いなかで,今回は「ほぼチップ全体」を動作合成ツールで設計している。具体的には,1600万ゲートの論理と650万ビットのRAMを集積した90nm CMOS LSIのうちで,高精度タイミング・ジェネレータ以外の内部論理の設計に動作合成を適用した。

 高精度タイミング・ジェネレータは以前からゲート・レベル/トランジスタ・レベルで設計しており,今回のASICでもそれは踏襲した。なお今回のASICは動作合成ツールの適用事例が多い,いわゆるSoCタイプのチップ(プロセサ・コア+バス+論理ブロック)ではない。巨大なランダム論理のチップである。