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 10月28日~30日に米カリフォルニア州Santa Claraで開催のテストの国際イベント「ITC(International Test Conference) 2008」では,前回のITC 2007(Tech-On!関連記事1同2)同様に,テスト時の消費電力対策が大きな注目を集めた。今回は,すでに報告のあった前夜祭のパネル討論(同3)だけではなく,一般講演でもこのトピックを題材にしたものが相次いだ。

 最近,半導体の消費電力対策が話題を集めている。通常時の消費電力対策技術としては,MSMV(multi-supply multi-voltage)やPSO(power shut-off)技術がすでに使用されている。しかし,テスト時にスキャン・チェーンを自動構成する際には,それらによる電源ドメインは考慮されず,チップが一括して動作する。このため,通常時には同時に動作しない領域でも,テスト時に同時に稼動してしまう事態が発生していた。

 また,テスト時は通常時よりもトグル周波数が高いという問題があり,それを低減するさまざまな技術が考案されている。例えば,シフト時にトグルを抑制するATPG(automatic test pattern generation )手法である。しかし,テスト時間を削減するためにスキャン圧縮技術が広く用いられるようになっており,その圧縮技術とトグル低減を両立させる技術に関しては,有効な手法の研究はまだ十分とはいえない。

 ITC2008では,これらの課題に対応するための技術に関して多くの発表があった。例えば,2日目(2日)の一般講演に先立って,朝一番に「Hot-Topic:Background Session Overview of Power and Its Impact on Test」というガイダンスのような講演があった。今回のITCではHot-Topicは全体で二つあり,29日の早朝の方では,テスト時における電力問題を俯瞰し,どの問題がどのセッションで扱われているかが紹介された。そのなかで筆者が注目したのは,次の2件で,それぞれ米Cadence Design Systems, Inc.と米Mentor Graphics Corp.が発表した。

 具体的にはCadenceは「A Power-Aware Test Methodology for Multi-Supply Multi-Voltage Designs」(論文番号9.1)という講演において,パワー・ドメインを考慮したDFTの実現手法に関する発表を行った。パワー・フォーマットの「CPF(Common Power Format)」の記述例を示し,CPFの記述に従いスキャン・チェーンを構成する手法を提案した。本手法を用いると,パワー・ドメインごとのスキャン・テストが可能になる。

 一方,Mentorは「Low Power Scan Shift and Capture in the EDT Environment」(論文番号13.2)において,圧縮技術下でのトグル削減技術をポーランドPoznan University of Technologyと共同発表した。Mentorの圧縮テスト技術であるEDT(Embedded Deterministic Test)環境下において,圧縮展開器の後段にコントロール・レジスタを設けることにより,EDTを用いた場合にもシフト時のトグルを低減できる。また,キャプチャ時にはクロック・データのイネーブルをパターン上で制御してトグルを削減する。これにより,EDT環境下でのスキャン・テストのシフト時とキャプチャ時の両方のトグル削減が可能となる。

 どちらの講演の会場も立ち見も出るほどで,200人に迫ろうかという聴衆を集めていた。筆者は昨年度のITCでも電力考慮テストの学会セッションを聴講したが,今年は関心がさらに高まってきていることを肌で感じた。EDAベンダーの活発な取り組みにより,この分野の対策も大きく進展を遂げそうだ。