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 「ITC(International Test Conferecne)2008」では,高速シリアルI/Oを備える高性能ブリッジLSIのシグナル・インテグリティ・テストに関して2件の発表があった。外部ループバックによるI/Oの動作周波数テストの有効性やDFT(design for testability)を用いたジッタ耐力テスト法,10 Gビット/秒の外部ループバックなどが注目された。

 初日(10月28日)のセッション4「High-speed I/O testing in the real world」では,米Intel Corp.が「External loopback testing experiences with high-speed serial interfaces」(論文番号4.1)と題して講演した。同社は,外部ループバックによる高速I/Oの動作周波数テストの有効性を数字でした。

 このIntelの発表は同業他社に衝撃を与えていた。ただし同社は強力なキャラクタライズによって,量産でテストすべき回路や項目を絞っており,今回の手法を一般化するのは困難である。外部ループバックと内部DFT,それに外部LSIテスターを適切に組み合わせる必要があると筆者は考える。

 今回の講演でIntelは,低テスト・レートのLSIテスターと外部ループバックを組み合わせて,サウス・ブリッジやノース・ブリッジのチップセットをテストした。そして,バーンイン後のユニット・レベル・テストの相対故障率を見せた。I/O部が故障の原因になる割合は,サウス・ブリッジ(130 nmプロセス)で38%,サーバ用ノース・ブリッジ(130 nmプロセス)で46%,デスクトップPC用ノース・ブリッジ(90 nmプロセス)で17%,モバイルPC用ノース・ブリッジ(90 nmプロセス)で57%であった。このことから外部ループバックがI/Oテストに有効であることがわかる。

 従来の手法では,外部ループバック経路を長くすることにより,送信回路(Tx)の出力信号を劣化させて受信回路(Rx)のジッタ耐力をテストしているが,100レーンを集積するブリッジのテストには適用できない。そこでIntelはRxのジッタ耐力テストを,DFT(Txにその出力信号位相をシフトさせる)と外部ループバック(経路長は長くしない)との組み合わせに置き換えた。このときRxのサンプリング・クロックの位相は一定とする。さらに,外部ループバックにリレーを追加することにより,LSIテスターを用いた被テスト・ブリッジの出力レベルや入力レベルのDCテストを可能とし,故障検出率を向上させている。

10 Gビット/秒の外部ループバックを実証

 3日目(10月30日)のセッション27「ATE Instrumentation Design Ideas」では,米Georgia Institute of TechnologyとカナダIBM Corp.が10 Gビット/秒の外部ループバックの実証結果を紹介した。講演タイトルは「An electronic module for 12.8-Gbps multiplexing and loopback test」(論文番号27.3)である。

 発表によれば,ループバック経路固有のトータル・タイミング・ジッタ(TJ)は20ps,データ・アイの水平開口度は0.80UIであったが,ループバック経路に含まれるMEMSリレーの帯域幅が9GHzであるため,立ち上りエッジおよび立ち下りエッジが劣化している,とのことだった。

 さらに外部ループバックとLSIテスターとの組み合わせについても発表している。最高レート6.4 Gビット/秒というLSIテスターの二つのドライバ出力を多重化し,外部ループバック経路のデバイス端にあるMEMSリレーを介して被テストSerDesのRxに12.8Gビット/秒のデータ・パターンを印加することができる。

 また,逆に,被テストSerDesのTxが出力する12.8Gビット/秒のデータ・パターンを,デバイス端のMEMSリレーを介してLSIテスターに供給することもできる。ループバック動作中にも,最高レート12.8 Gビット/秒の別のLSIテスターを用いて被テストSerDesのTx出力を観測できるようにしていた。