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セッションの様子 JEITAが撮影。
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二人の講師 JEITAが撮影。
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二人の講師 JEITAが撮影。
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 EDS Fair2009の特設ステージで,機能検証のセッション『検証メソドロジ入門から超並列計算機向けインターコネクトへの適用事例まで~仏作って魂を入れる検証~』が1月23日に開催された。会場には立ち見を含め,230名を超える聴衆が集まり,SystemVerilogを用いた検証メソドロジに対する関心の高さが感じられた。

 このセッションの目的は,「検証メソドロジのメリットは何か」,「導入すればすべての問題が解決するのか」,「導入に必要な労力とその見返りは」,「導入や活用に求められるスキルや組織とは」という問いに答えることである。

 セッションの前半では,機能検証のコンサルティング会社[ベリフォア」の松岡正氏(代表取締役)が,後半では富士通の高山浩一郎氏(次世代テクニカルコンピューティング開発本部LSI開発統括部担当部長)が,それぞれプレゼンテーションした。

最初から完璧は無理だから

 松岡氏は,最初にSystemVerilogの導入状況を紹介した。設計,テストベンチ,アサーションのすべてでSystemVerilogの導入が進んでいることを,マーケティング・データを使って示した。そして,「検証メソドロジ導入の最大のメリットは,検証環境の再利用を最大化できる点だ」とした。

 ベリフォアによる工程分析の結果,検証IPや検証環境の構築にかかる工数は検証全体の35~54%にも及ぶことが分かった。一方,2回目以降は検証IPや検証環境が再利用されることで,生産性が上っていく。プロジェクトを重ねるごとに生産性は上がる,とした。

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