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 LSIの製造バラつきを考慮した設計のあり方を探ろうと,「ナノ世代物理設計フォーラム」が開催された。このフォーラムはEDS Fair 2009に併催される形で,システム・デザイン・フォーラムの1セッションとして,2009年1月23日の午後にパシフィコ横浜で行われた。LSIのプロセス技術や回路設計技術をリードしてきた講師陣が登壇し,100名近い入場者があった(Tech-On!関連記事1)。

 最初にプロセス技術の専門家として,東京大学生産技術研究所教授の平本俊郎氏が登壇した。同氏は,半導体MIRAIプロジェクトの研究成果の超大規模なTEG「DMA-TEG(Device Matrix Array Test Element Group)」を測定した結果から,(1)MOSトランジスタのしきい値Vthのバラつきが正規分布すること,および(2)PMOSトランジスタよりもNMOSトランジスタのバラつきが大きいこと,を示した。

 また,新しいばらつきのモデル式として,従来のPelgromの式にVthと酸化膜厚Tox,反転層厚を加えたTakeuchiプロットを紹介した。そしてTakeuchiプロットを用いて各種製造ラインのデバイス・バラつきを統一的に評価した結果を示し,(1)PMOSトランジスタのバラつきは、製造ラインや製造条件によらず,ほぼチャネルの離散不純物バラつきに依存することと,(2)NMOSトランジスタのバラつきは,離散不純物バラつきに加えて他の要因が関与していること,を示唆した(Tech-On!関連記事2)。

 講演の終盤で同氏は,バラつきの今後の動向を語った。high-k絶縁材とメタル・ゲートの導入によって,一時的にランダム・バラつきは低減するものの,チャネル不純物濃度を低くできるSOI(silicon on inslator)やFinFET,ナノワイヤの研究開発は欠かせない。さらにメタルソース・ドレインなど,ソースとドレインの不純物もなくす方向が求められる,とした。ただし不純物をなくしても,必ず他のバラつき要因が現れ支配的となるため,ナノ領域ではバラつきに対する総合対策が必須だと述べて,講演を締めくくった。

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