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 「ISSCC 2009」のSession 7「DRAM」は大容量・超高速・低電力という3大技術の発表が久々に出そろい,聴き応えのあるセッションとなった。

 DRAMバスのスピードが向上するにつれ,多数のメモリ・モジュールをひとつのバスに接続することが困難になりつつある。一方,システムが要求するメモリ量は増加し続けるため,解決策としてDRAM単体の大容量化への要求が高まっている。韓国Samsung Electronics Co., Ltd.はこれに対して二つのアプローチを示した。第1に,最先端の56nmプロセスと6F2セル,Cu配線を駆使し,173.8mm2の4GビットDDR3を開発した。メモリ・アレイの細分化,データ・アンプの工夫,レイテンシ制御回路の高速クロック対応を行い,1.2Vの電源電圧で1.6Gビット/秒を実現した。

 第2のアプローチとして,Si貫通電極(TSV)を使って2GビットDRAMを4枚積層し,8GビットDDR3を試作した。最下層の1枚にはDRAMコアおよび外部との入出力機能を持たせ,残りの3枚はDRAMコアのみとし,その間を約300本のTSVで接続した。こうすると外部からは1個のDRAMに見え,高速性を犠牲にすることなく大容量化を達成できる。TSVの歩留まりを上げるために不良電極の検出・救済機能も搭載した。TSVは今がホットな技術であり,活発な質疑応答が行われた。

 グラフィックスの世界では3次元化と高精細化が加速し,高速DRAMの要求は留まるところを知らない。これに応え,ドイツQimonda AGは7Gビット/秒/端子という最高速の1GビットGDDR5を開発した。高速化には電源系の雑音低減が重要であることを付きとめ,データ入出力回路の電源を他の電源と分離。さらに独自の安定化電源回路を開発して電源雑音を半減させた。

 高速DRAMを実現するための要素回路の研究も盛んである。Qimonda社は別の発表で5.3Gビット/秒/端子のシングルエンド・トランシーバの要素回路技術を詳細に開示し,聴衆の興味を誘った。信号伝送技術としては,韓国KAISTとSamsung Electronics社が共同で6Gビット/秒/端子の擬似差動伝送方式を提案した。通常の差動伝送では1ビットを送るのに2本の伝送線が必要であるが,この方式は隣接ビット間のデータの組み合わせを符号化して送ることで,シングルエンド+1本の伝送線で済む。韓国Hynix Semiconductor Inc.は54nmプロセスの1GビットGDDR3に搭載したデュアルモードPDLLと呼ぶクロック同期回路を発表した。DLLの出力をPLLに入力することで位相合わせとジッタ低減機能を分けた。PLLは周波数に応じて動作レンジを切り替え,600サイクル以下でロックする。

 携帯電話機などに使われる低電力DRAMでもバンド幅向上の要求が高まっている。ホストとなるメディアプロセサのマルチコア化が進み,外部メモリとの間で大量のデータをやりとりする必要があるためである。これに対し,Hynix Semiconductor社はバンド幅4.3Gバイト/秒の1GビットLPDDR2を開発した。チップ内で消費電力が大きいデータ配線を動作領域に合わせてセグメント化し,さらに独自の電源カット回路を搭載することで消費電力を削減した。

 大容量DRAMではメモリ・アレイの動作電圧を下げることも低電力化に寄与する。日立製作所はセンスアンプのオフセットを減らすために,不純物濃度を減らした低Vt-MOSを使ったプリアンプを追加し,メモリ・アレイを0.9Vで動作させた。プリアンプは一時的に活性化させることでリーク電流を抑えた。