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 米Atmelは,90nmプロセスを使い,スタンダードセルASICと同程度の密度である350Kゲート/mm2を実現できるASICデザイン向けの新アーキテクチャであるSiliconCityを発表した(発表資料:http://www.atmel.com/dyn/corporate/view_detail.asp?ref=&FileName=SiliconCity_Architecture_F2_8_11.html&SEC_NAME=Product)。SiliconCityを利用すれば,デザインが容易に再利用できるため,製品設計をする際に,開発費の低減やデザイン期間の短縮,リスクの低減などを実現できる。

 SiliconCityアーキテクチャは,これまで同社が「AVR」や「AT91SAM」などの標準的なSoC製品を開発するために利用してきたものを応用している。中核となるのはMPCF(Metal Programmable Cell Fabric)で,これはAtmelがこれまで「CAP」シリーズとして提供してきたASIC向けのテクノロジである。CAPの場合,ARMコアとバスシステム,周辺回路,メモリをプラットフォームとして同時に提供する形となっていた。SiliconCityでは,こうしたプラットフォームに関してもユーザーが自由に設計できるようになっており,標準的な組み込みコアやバス,メモリ,周辺回路をIPの形で自由にインプリメント可能である。

 MPCFは配線自由度の高い小さなセルを提供する。MPCFにおけるコアセルは6トランジスタ構成で3.2μm2以下となっており,90nmプロセスでは300K~350Kゲート/mm2となる。また2層のメタル配線層で提供される新しいルーティング方式を使うことで,ゲートの利用率は90%を超える。これらを組み合わせることで,MPCFベースのSoCのダイサイズは130nmプロセスを使うときの半分に抑えられる。

 MPCFテクノロジでは,セルサイズは配線グリッドとトランジスタのピッチにきっちりあわせてあり,無駄が生じない。またコンタクトやビアはメタル配線と同じサイズであり,配線時のオーバーラップなどを廃している。こうした特長は,SOG(Sea-of-Gates array)を使う一般的なASICや初期のStructured ASICなどよりもデザインコストを下げることに役立つ。

 SiliconCityでは,従来から使われている多くのMCUとFPGA用の設計ツールをそのまま利用できる。最終的なゲートレベルのネットリストから20週間でSiliconCityのASICのマスクが製造可能である。将来的にはこれを8~12週間に減らす予定だ。

 すでに90nmのSiliconCityは利用可能であり,130nmのものも同時に利用可能となっている。