電子機器システムの上流設計に焦点を合わせた専門コンファレンス「DVCon 2011（Design & Verification Conference and Exhibition 2011）」（2月28日～3月3日に米カリフォルニア州San Joseで開催）からの4回目（最終回）のレポート（1回目，2回目，3回目）。今回は，DVConの主催者のAccelleraが標準化した検証言語「UVM：Universal Verification Methodology」に焦点を合わせたパネル討論会について報告する。
討論会のタイトルは，「UVM－Final Answer or Phone a Friend」である。米Sunburst Design, Inc.のCliff Cummings氏（President and Verilog & SystemVerilog Guru）がモデレータを務め，６人のパネリストが登壇した。米Cadence Design Systems, Inc.のSharon Rosenberg氏（solutions architect），米Synopsys, Inc.のJanick Bergeron氏（Synopsys fellow，Verification Methodology Manual(VMM) author），米Mentor Graphics Corp.のTom Fitzpatrick氏（verification technologist），米Advanced Micro Devices, Inc.のJohn Fowler氏（verification fellow），米Paradigm Works, Inc.のAmbar Sarkar氏（chief verification technologist），米Intel Corp.のTom Alsop氏（AccelleaでVerification IP（VIP）technical subcommitteeのco-chairを務める）である。
モデレータのCummings氏は，Veriolg-HDLとSystemVerilogの著名なトレーナ兼コンサルタントで，AccelleraとIEEEのワーキング・グループのメンバーとして標準規格化に関っている。６人のパネリストは，大手EDAベンダーやＥＤＡユーザー企業，検証サービス・ベンダに所属する。同時にUVMを策定・標準化したAccelleraのVIP技術小委員会のメンバーでもある。この意味では，業界の検証エキスパートが一堂に会した討論会になったと言える。
３大EDAベンダーの手法を統合
パネル討論会の内容を紹介する前に，検証手法の歴史を簡単にまとめる。1990年代に「Vera」や「ｅ言語」など，ベース・クラス・ライブラリを基礎にした検証言語が登場した。2000年代後半には，企業のM&Aや人材のスカウトなどによる技術導入によって，3大EDAベンダー（Cadence，Synopsys，Mentor）それぞれが，SystemVerilogをベースにした独自の検証手法を開発し，それに対応するEDA製品を提供した。
SystemVerilogベースの検証手法を，Synopsysは「VMM（Verification Methodology Manual for SystemVerilog），Cadenceは「URM（Universal Reuse Methodology）」，Mentorは「AVM（Advanced Verification Methodology）」と名付けた。このうち，MentorのAVMは業界で初めてのオープン・ソースのTLM（transaction level modeling）ベースの手法である。
検証手法の1本化では，まずCadenceとMentorが歩み寄った。それぞれの手法を統合化したOVM（Open Verification Methodology）を共同で開発した。複数ベンダーによるオープン・ソースの検証手法のOVMがリリースされた。その後AccelleraがSynopsysに働き掛けて，VIP技術小委員会が中心になって，VMM 1.2とOVMを統合する形でUVMを策定した。そして，2011年2月にUVM 1.0がAccellera標準として承認された。UVM1.0は，一言で言えば「TLMを基礎にしたオープ・ンソースのベース・クラス・ライブラリによる検証手法」となる。
