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 新しいEDAツールの導入時には、想定外の自体に遭遇することは少なくない。カシオ計算機は、米Cadence Design Systems, Inc.の高位合成ツール「C-to-Silicon Compiler」の導入試行の結果に関して、「CDN Live! Japan 2011」(日本ケイデンス・デザイン・システムズ社とイノテックが2011年10月13日に横浜市で開催)で講演した。

図1●講演する西本正輝氏
Tech-On!が撮影。スクリーンはカシオのデータ。最後に見せたスライドで、これから高位合成を始める人への示唆が書かれている。
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 登壇したのは、カシオの西本正輝氏(研究開発センター 第三開発部 第33開発室)である(図1)。同氏は2年前の「DA SHOW/CDN Live! Japan 2009」でも登壇した。デジカメ用LSIの設計にCadenceの論理合成ツール「RTL Compiler」を適用した際の問題点などについて、パンチの利いた講演を行った(Tech-On!関連記事1)。今回の講演も期待を裏切らない内容だった。

 EDAベンダーのイベントでは、「そのベンダーの製品を使ってつくづく良かった」的な講演が多い中で光るものがある。今回の同氏の講演タイトルは「高位合成ツール(CtoS)の導入試行から得られた設計メソドロジとは?」だったが(同2)、「C-to-Silicon Compilerを使って、どつぼ(野壺)にはまった(嵌った)ことを紹介する」と快調な切り出しだった。

 そして、高位合成への期待を述べた。(1)記述の抽象度が上がって入力工数が削減すること、(2)一つのソース・コード(入力データ)からアーキテクチャの異なる論理を生成できること、(3)再利用性が向上することの三つを挙げた。この一般論に加えて、「当社では130nmのチップに向けて設計したRTLコードを65nm向け設計で再利用している。この現状では、高位合成は強い味方になると考えた」(西本氏)と参考になるコメントもしていた。

図2●試行の概要
カシオのデータ。
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 その強い味方の実力を探るために行った導入試行の結果が、今回の講演のメイン・トピックである。試行した設計は全部で3件(図2)。規模は異なるが、いずれも画像処理回路で、動作周波数は200MHz。ワーキング・メモリとしてSRAMを使う。このうち2件は人手でRTL設計されたことがある回路で、高位合成の目標は、人手RTL設計結果と同等以上のチップ面積とレイテンシを達成することである。残りの1件は新規設計だった。試行に携わった設計者は6名で、全員がRTL設計の経験があり、経験が15年以上のベテランも含まれている。