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発表した東北大学 省エネルギー・スピントロニクス集積化システムセンターの鈴木 大輔氏(左)と、指導教官の東北大学 電気通信研究所 ブレインウェア実験施設 新概念VLSIシステム研究部 教授の羽生 貴弘氏(右)
発表した東北大学 省エネルギー・スピントロニクス集積化システムセンターの鈴木 大輔氏(左)と、指導教官の東北大学 電気通信研究所 ブレインウェア実験施設 新概念VLSIシステム研究部 教授の羽生 貴弘氏(右)
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 東北大学 省エネルギー・スピントロニクス集積化システムセンターなどの研究グループは、従来の手法に比べてトランジスタ数を50%以上少なくできる、MTJベースの不揮発性の6入力LUT(lookup table)を開発した。待機電力がゼロで、即座に立ち上がる不揮発性FPGAに向ける。米国Arizona州Scottsdaleで開催中の磁気技術関連の国際会議「56th Annual Conference on Magnetism and Magnetic Materials(MMM)」で発表した。講演タイトルは「50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture」である。

 東北大学などはこれまで、2入力や4入力の不揮発性LUTの開発実績がある。今回は、ハイエンドの商用FPGAへの採用が進みつつある6入力LUTの不揮発化に取り組んだ。

 東北大学は、2011年9月に開催された国際会議「SSDM 2011」で、4入力の不揮発性LUTの開発成果などを発表している(Tech-On!関連記事)。従来は、センス・アンプの面積がかさみ、回路面積のオーバーヘッドが大きいという課題があったのに対し、SSDM 2011の発表では、MTJの特性に合わせたダイナミックCML(current mode logic)回路を採用することで、従来1ビットごとに必要だったアンプをLUTの最終段の1個のみに減らすことができた。この結果、従来の不揮発性LUTを利用した場合に比べて、不揮発性ロジック・エレメントのトランジスタ数を約半分に削減している。ただし、この技術を利用した不揮発性LUTは、回路規模の削減には効果を発揮する一方で、センス・マージンが小さいため、「4入力LUTには使えるが、ツリー段数がさらに増える6入力LUTに利用するのは難しかった」(東北大学)という。入力数が増える6入力LUTでは、MTJ素子の特性バラつきの影響がより大きくなるからである。

 そこで今回、情報記憶用のMTJ素子に加えて、リダンダント(冗長)のMTJ素子を作り込み、バラつき対策に利用するようにした。リファレンス用のMTJ素子の個数を従来の1個から4個(直列+並列)に、実際に利用する論理用のMTJ素子を従来の1個から2個(直列)に増やした。これにより、MTJ素子の特性バラつきを減らせるという。冗長用のMTJ素子はLSIの配線層(トランジスタ部の上部)に作成できるため、回路面積のオーバーヘッドはない。

 今回開発した技術を従来のCMOSベースの6入力不揮発性LUTと比較した結果を次に示す。素子数は、従来の「590トランジスタ+128MTJ」から、「222トランジスタ+132MTJ」へと、62%削減できた。遅延時間は従来の194psから、150psへ約23%短縮できた。動作電力(1GHz動作時)は、従来の7.43μWから、5.72μWに約23%削減している。


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