PR
ST社のPailleur氏による講演の様子
ST社のPailleur氏による講演の様子
[画像のクリックで拡大表示]
ワークショップには90人超が参加した
ワークショップには90人超が参加した
[画像のクリックで拡大表示]
試作チップの特性
試作チップの特性
[画像のクリックで拡大表示]
放熱性が高まる
放熱性が高まる
[画像のクリックで拡大表示]
各種のIPコアを取り揃える
各種のIPコアを取り揃える
[画像のクリックで拡大表示]
量産や設計環境の整備に関するスケジュール
量産や設計環境の整備に関するスケジュール
[画像のクリックで拡大表示]
14nm世代の試作結果
14nm世代の試作結果
[画像のクリックで拡大表示]

 SOI(silicon on inusulator)基板を用いた半導体製造技術の業界団体であるSOI Industry Consortiumは2013年6月15日、完全空乏型SOI(FDSOI)技術に関するワークショップ「FD-SOI Workshop in Japan」を京都市で開催した。同コンソーシアムの中心メンバーで、28nm世代のFDSOIトランジスタ技術の実用化を2012年に明言した伊仏STMicroelectronics(ST)社が2件の発表を行い、設計環境の整備や量産計画について説明した。さらに、米GLOBALFOUNDRIES社や信越半導体、米Verisilicon社、フランスCEA-Leti、米IBM社が登壇し、FDSOI技術への見解や取り組みを語った。今回のワークショップは「2013 Symposia on VLSI Technology and Circuits」(2013年6月11~14日、京都市)の閉幕翌日に開催され、参加者は90人を超えた。

 ST社の登壇者であるLaurent Le Pailleur氏(同社 Technology Line Management Director)は、28nm世代のFDSOIトランジスタをCPUやGPUに適用した事例を示しつつ、バルクCMOSトランジスタに対して動作速度や消費電力で優位だと訴えた。28nm世代のFDSOI技術については「量産体制が整った」(同氏)という。

 ST社は今後、民生機器向け半導体に広範囲にFDSOI技術を適していく考え。加えて、FDSOI対応の設計環境をカスタムLSIの顧客にも提供する。スタンダード・セルやメモリ、アナログ回路などを含む、一連の回路ブロックに対応するIPコアを完備しているという。

 28nm世代に続き、14nm世代のFDSOI技術の開発にも着手済みだ。28nm世代比で30%の性能向上を狙っている。製造時の露光マスク枚数は、20nm世代のバルクCMOSトランジスタに比べて8枚減らせる見込みという。

 講演では、試作した14nm世代のFDSOIトランジスタの断面写真を示した。ゲート・ファースト方式のHKMG(高誘電率ゲート絶縁膜/メタル・ゲート)技術を使い、Siチャネル層の厚さは6nm、BOX層の厚さは20nmに設定している。28nm世代ではSiチャネル層の厚さを7nm、BOX層の厚さを25nmと設定していた。この他、14nm世代ではpMOSにSiGeチャネルを導入したり、イオン注入フリーの構造を導入したりするなどしている。