PR
DesignWare STAR Hierarchical Systemの役割 Synopsysのデータ。
DesignWare STAR Hierarchical Systemの役割 Synopsysのデータ。
[画像のクリックで拡大表示]

 米Synopsys社は、SoCのテストを階層的に実行するための回路を効率よく付加するためのソフトウエア・ツール「DesignWare STAR Hierarchical System」を発表した(日本語ニュース・リリース1)。複数個のIPコア(論理ブロック)からなるSoCが対象である。

 IEEE 1500として標準化されている、埋め込みIPコア(回路ブロック)のテスト容易化規格を利用する。IEEE 1500は、Boundary Scanとして知られているIEEE 1149.1規格の「兄弟」規格と言えるものである。IEEE 1149.1はチップ外部からチップ内部のアクセスを容易にする役割を担うのに対して、IEEE 1500はそのチップ内部に含まれるIPコア単位でのアクセスを容易にする。

 IPコア単位にチップ外部からアクセスできれば、IPコア単位にテストすることが可能である。かつてボードのテストにおいて、ボード全体をテストするファンクション・テストから、ボードに載ったチップごとにテストするインサーキット・テストに移行したのに似ている。階層的にテストできれば、IPコアのテスト・パターンの再利用が促進される。また、同時にテストするIPコアを調整することで、テスト時の消費電力とテスト時間のバランスを取りやすいといったメリットもある。

 階層的なテストを実施するためには、すなわち、IPコアごとにアクセスするためには、各IPコアにラッパ回路を付けたり、ラッパ回路付きIPコアへの外部からのアクセスを制御する回路を付けたり、それらを結ぶことが必要である。こうした階層テストの容易化回路向けの標準規格がIEEE 1500である。IEEE 1500ではCTL(Core Test Language)と呼ぶ言語を使ってラッパ回路、およびIPコアのテスト関連データを記述する。

 DesignWare STAR Hierarchical Systemでは、ユーザー・コンフィギュアラブルなIEEE 1500準拠のラッパ回路が用意されている。これをユーザーのSoCのデジタル、アナログ、ミックスト・シグナルのIPコアに調整して付加する。さらに、これらをアクセスするための回路(サーバーと呼ぶ)を生成したり、サーバーとラッパ回路間をつなぐネットワークを生成する。なお、サーバーは階層を持つことが可能である。また、メモリ・ブロックとプロセサ・コアに関しては、「DesignWare STAR Memory System」を介して、STAR Hierarchical Systemで生成した回路とつなぐ(参照)。

 Synopsysによれば、新製品は、IJTAG(IEEE P1687)にも対応している。これで、チップ内のテスト容易化回路がアクセス可能になり、特にデバグ効率が上がるという。

パターン圧縮比率が3倍に

 Synopsysは、テスト・パターン圧縮・展開回路生成ツールの新製品「DFTMAX Ultra」も別途発表した(日本語ニュース・リリース2)。このツールは、同社の論理合成ツール「Design Compiler」の中で動作する。2013年6月に発表した新技術(当時のニュース・リリース3)を利用することで、従来の3倍の比率でテスト・パターンを圧縮できるようになったという。