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 台湾TSMC(Taiwan Semiconductor Manufacturing Co., Ltd.)は、16nmのFinFETプロセスに対応した設計フローを整備した(ニュース・リリース)。設計フローは3つある。

 いずれのフローも、主要EDAベンダー各社とTSMCとの協力によって、複数のテストチップを用いて開発および検証されたという。TSMCは「TSMC 2013 Open Innovation Platform(OIP) Ecosystem Forum」を2013年10月1日に米国カリフォルニア州San Joseで開催予定で、今回のフローの詳細はそこで発表される模様。概要は以下の通りである。

 3つのうちの1つは、16nm FinFETプロセス対応の「デジタル・リファレンス・フロー」である。ポスト・プレーナ設計(立体トランジスタのFin FETを使う設計)の課題である3次元の寄生抵抗や容量成分の抽出や、デバイス幅の量子化、低Vdd動作解析、インターコネクトの抵抗を最小化することによる高抵抗層ルーティングの最適化、パスベース解析とグラフベース解析の連携による自動配置配線でのタイミング・クロージャ、エレクトロマイグレーションの解析、パワー・マネージメントなどをサポートする。なお、このフローの検証には、ARM Cortex-A15 MP Coreベースのプロセサ・チップを使った。

 2つ目は16nm FinFETプロセス対応の「カスタム・デザイン・リファレンス・フロー」である。アナログや、ミックスト・シグナル、カスタム・デジタル、メモリを含む、フルカスタムICのトランジスタ・レベル設計や検証をサポートする。

 3番目は「3D IC リファレンス・フロー」である。2.5次元だけでなく、複数のダイを縦積みする3次元実装を支援する。このために、例えば、TTS(through-transistor-stacking)やTSV(through silicon via)、マイクロバンプ、バックサイド・メタル配線、TSV-TSVカプリングといった技術に対応できるようにした。