米Cadence Design Systems社は、論理合成ツール「Encounter RTL Compiler」の新バージョン「13.1」を発表した（日本語ニュース・リリース）。先端ノード・チップ設計に適用すると、チップの消費電力と性能、面積を最大で15％改善するという。
こうした改善が可能なのは、合成プロセスの初期段階で物理レイアウトを考慮する新機能を搭載したからだとする。例えば、物理レイアウトを考慮したストラクチャリング、マッピング、マルチビット・セル化が可能である。さらに、同考慮ありのDFT（design for test）機能も加えた。
このうち、物理レイアウトを考慮したストラクチャリングとマッピング機能は、どのマイクロアーキテクチャを合成するか、またそのバランスをどのようにとるかを決定する際に、ピンとレジスタの配置を考慮することにより、複雑なSoCで10％以上の性能向上と、15%以上のチップ面積の縮小をもたらす。また、物理レイアウトを考慮したマルチビット・セル化は、クロックが共通な複数個の単体レジスタをマルチビット型のレジスタに置き換えることにより、消費電力を10%以上削減することができるとする。
ニュース・リリースには、米Fujitsu Semiconductor America社の山口悟氏（President and Chief Executive Officer）のコメントが紹介されている。「富士通セミコンダクターは、1GHｚの8プロセサ・コアを使用した設計において、新しいEncounter RTL Compilerを適用した。これで我々はタイミングとチップ面積を10％以上改善できた」（同氏）。
