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Design Compiler Graphicalが処理ガイダンスをIC Complierに提供 Synopsysのデータ。
Design Compiler Graphicalが処理ガイダンスをIC Complierに提供 Synopsysのデータ。
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 米Synopsys社と米CEVA社の発表によると(Synopsysのニュース・リリースCEVAのニュース・リリース)、CEVAがSynopsysの「Design Compiler Graphical」を利用してDPSコアの5%高速化と、7%省エリア化を達成した。

 Design Compiler GraphicalはSynopsysの論理合成ツール「Design Compiler」の拡張機能。論理合成処理を最適化するために配置配線設計の一部を先行実行して、その結果をユーザーにグラフィカルに見せる機能として登場した(Tech-On!関連記事1)。その後、先行実行した結果を基に同社の自動配置配線ツール「IC Complier」に処理ガイダンスを提供する機能が追加された(同2)。ニュースリリースには、CEVAのMenachem Stern氏(vice president of research and development)のコメントが紹介されている。

 「Design Compiler Graphicalを利用することで、動作周波数を5%向上させ、同時に7%の面積削減を行えた。さらに、IC Complierとの連携により設計結果の不確かさが減り、開発フローを効率化できた。Design Compiler Graphicalを我々が使うことで、SoCを開発する我々の顧客に、性能向上やスケジュール短縮をもたらし、民生電子機器市場での差異化を可能にする」(Stern氏)。