富士通九州ネットワークテクノロジーズ（QNET）は、IC設計の制約条件であるSDC（Synopsys Design Constraints）記述の等価性検証に関して講演した。SDC記述は論理合成ツールやレイアウト設計ツールなど各種EDAツールに設計データと共に入力する。設計データの不具合と同様に、SDC記述に不具合があると、正しく動作しない設計結果になる恐れがある。
この講演は、「Atrenta Technology Forum 2014」（アトレンタが2014年9月12日に新横浜で開催」で行われた。登壇したのは、QNETの山川徳敏氏（第六開発統括部 第二開発部）である。同氏が指摘したように、論理設計が完了してRTL(register transfer level）データをレイアウト設計者側に渡すと、レイアウト設計者側からフィードバックがあり、RTLデータの変更が必要になることが多い。
例えば、「機能ブロックの規模が大きすぎてレイアウト設計しにくい」と指摘されると複数の機能ブロックに分割したり、「タイミングがメットしない」と指摘されると論理をクローニングしたりする。こうした変更をしても論理機能には変更はないが、構造後が変化するためSDC記述の修正が必要になる。すると、修正前後でのSDC記述の等価性を検証する必要が出てくる。
以前はSDC記述の等価性は人が目視で行っていたが、見逃しが発生してしまった。そこで、米Atrenta社のSDCチェックツール「SpyGlass Constraints」を導入して、修正前後でのSDC記述の等価性を検証の自動化を試みた。ところが論理階層の構成によっては、修正前後のSDC記述をツールに入力しただけではうまく処理できないことが分かった。
そこでQNETでは、修正前後で階層ブロックのSDCをチップトップに統合するツール（sdcbuilder）を開発し、さらにツールが生成したマッピングファイルを修正して利用するようSDC等価性チェックフローを構築した。これで、「目視確認を排除し、網羅性を担保できるようになった」（山川氏）。「数十万行のSDC記述にたった1つの誤りがあっても、リスピンが発生することもある。その心配をする精神的な苦痛から解放される意味は大きい」（同氏）。
