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 ルネサス エレクトロニクスは、ICレイアウト後の電源配線抵抗網を高精度かつ高効率に検証するシステムを開発した。低電力化の要求などに応えるために、チップ上の電源設計は複雑化する一方である。当然、その検証も難しくなる。

図1●HSSCの構成を説明する金本 俊幾氏 日経エレクトロニクスが撮影。スクリーンはルネサスのスライド。
図1●HSSCの構成を説明する金本 俊幾氏
日経エレクトロニクスが撮影。スクリーンはルネサスのスライド。
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 ルネサスの金本 俊幾氏(主任技師)は、その新手法に関して「SYNOPSYS USERS MEETING 2014」(日本シノプシスが2014年9月19日に東京で開催)で講演した。同氏によれば、ICレイアウト後の電源検証はIRドロップをベースに行われることが多い。ただし、このやり方だと、レイアウトデバッグが容易でないケースがある。例えば、特別なERC(electrical rule checking)を併用することなく電源メッシュ配線交差部のビア抜け箇所を特定することが難しい。また、シールド配線の電位固定の実効性がチェックできないとか、デカップル容量結線のインピーダンスがチェックできないといった課題があるという。

 そこで同氏らは、IRドロップベースの検証を補完するシステムHSSC(Hercules StarRC SPRES CustomDesigner)を開発した。その名称から察せられるように複数の米Synopsys社のEDAツールを組み合わせて実現している(図1)。フィジカル検証ツールの「Hercules」、寄生素子パラメーター抽出ツールの「StarRC」、(FastSPICEシミュレータ「CustomSim」の)抵抗計算機能「SPRES:Static Power Net resistance」、カスタム/アナログIC設計ツール「Custom Designer」などを組み合わせて、IP(回路ブロック)レベルとチップレベルの電源配線インピーダンスをチェックする。「チップ内の抵抗網がすべて検証できる」(同氏)。