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図1●聴講者からの質問に答える黒田 真悟氏(左)と中野 雅夫氏(右) 日経エレクトロニクスが撮影。
図1●聴講者からの質問に答える黒田 真悟氏(左)と中野 雅夫氏(右)
日経エレクトロニクスが撮影。
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図2●100Gビット/秒への高速化で新アーキテクチャが必要に 講演のスライド。
図2●100Gビット/秒への高速化で新アーキテクチャが必要に
講演のスライド。
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図3●パイプライン処理が必要に 講演のスライド。
図3●パイプライン処理が必要に
講演のスライド。
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図4●高位合成適用箇所 講演のスライド。
図4●高位合成適用箇所
講演のスライド。
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 Internetトラヒックの急増によって、Ethernetベースの伝送システムも高速化が必須となっている。100Gビット/秒Ethernet対応の伝送システムに搭載されるパケット処理ICの設計に高位合成ツールを適用した背景や効果に関して、富士通関西中部ネットテックと富士通マイクロソリューションズが講演した。

 この講演は、「Design Solution Forum 2014」(2014年10月3日に新横浜でDesign Solution Forum 2014 実行委員会と日本エレクトロニクスショー協会が開催)で行われた。登壇したのは、富士通関西中部ネットテックの中野 雅夫氏(ネットワークプロダクト事業部 デバイス開発部)と富士通マイクロソリューションズの黒田 真悟氏(SoCソリューション統括部 ネットワークSoC開発部)である(図1)。

 中野氏によれば、10Gビット/秒から100Gビット/秒に伝送速度が上がる際には、パケット処理ICに新しいアーキテクチャ(パイプライン)が必要になるという(図2)。10Gビット/秒から100Gビット/秒へと要求性能が10倍になるのに、半導体プロセスの微細化によるICの動作周波数は2倍にしか上がっていない。従って、データパス幅を4~8倍にする必要がある。回路規模が増大し、配線も複雑になり、タイミング調整が厄介になる。

 また、10Gビット/秒の時には、レイテンシーはスループット以下だったので、1パケットずつ処理すれば良かった(順次処理)。一方、100Gビット/秒になると、レイテンシーはスループットを上回るため、数パケットを並列に処理する必要がある(パイプライン処理)という(図3)。

 そこで、今回、パケット処理ICの主要部分であるパケット解析部とフィルタ処理部を、高位合成ツールで設計することにした(図4)。パイプラインが自動生成できること、およびタイミング調整が容易になると考えたからである。なお、高位合成ツールとしては米Cadence Design Systems社の「C-to-Silicon Compiler」を採用した。