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 デザイン・プランナ(RTL floorplanner,RTL Design Plannerとも言う)は,LSI設計者が設計初期のRTL設計段階に,(1)レイアウトを考慮したタイミング・面積・消費電力などの予測・見積りや,(2)論理合成やレイアウトに使用するタイミング・面積制約の割り振り(デザイン・バジェッタ),(3)RTLの最適化を行なうためのツールである。

 半導体製造プロセスの微細化により,論理設計と物理(レイアウト)設計のギャップが拡大しており,このツールの必要性が高まっている。例えば,パスの遅延時間に占める配線の遅延時間の割合が大きくなり,レイアウトを考慮しないタイミング予測は意味がなくなった。このツールは,RTL設計段階で実際のレイアウトに近い情報を取り込み,RTLの最適化を図ることによって,後工程の論理合成段階からレイアウト段階までの繰返しや後戻り回数を減らすことをねらう。また、RTL設計早期に,設計されるチップをイメージすることができる。

予測・見積もり機能などを備える

 デザイン・プランナの主な機能は以下の通り。

(1)フロアプラン(概略配置)

 RTL設計の段階で,上位階層及び下位階層のブロック配置,ブロック間の概略配線を行なう。ブロック配置機能には,配置のほかにブロック形状やピン配置の最適化を行える。仕様しか決まっていないブロックはブラック・ボックスとして配置することなどができる。ユーザー自身がブロックを配置したり,変更できる対話型と,ツールがすべて処理する自動型がある。

(2)各種特性の予測・見積もり

 タイミングや面積の予測・見積もり方法は,主に2種類ある。1つは,精度よりも処理の高速化に重きを置いた論理合成(Quick Synthesis)を使って行なう方法である。この方法は,処理時間を高速化するために実際の論理合成段階で行なう最適化を簡略化している。その結果,予測と実際の論理合成結果との誤差が生じてしまうという課題もある。

 もう1つは,RTL記述の構文を解析し,汎用ライブラリにマッピングして見積もる方法である。ライブラリは,加算器やマルチプレクサなどのレベルで,用意する。あらかじめ各ブロックごとに,ビット幅/ワード数を指定して,速度,面積などの制約を与え,最適化込みの論理合成を行なっておく。そしてブロック内部は,自動レイアウト・ツールを使って配置配線を行ない,その結果得られた遅延時間や面積の情報を保持しておく。この手法は,ライブラリ準備に時間はかかるものの,前者の方法よりも処理時間は短い。予測・見積もり精度は,ライブラリの品ぞろえに依存する。

 現在,消費電力の見積もり機能を備えたツールは少ないが,今後は,消費電力解析・最適化ツールとの統合や機能追加を予定している製品が多い。

(3)デザイン・バジェット

 フロアプランの結果と,上位階層のブロックのタイミングや面積などの見積もりを基に,下位階層のブロックにタイミングや面積の制約の割り振りを行なう。これらの情報は、後工程の論理合成ツール自動レイアウト・ツールの制約条件となる。また,レイアウトを考慮したカスタム・ワイヤ・ロード・モデルの生成も行なう。カスタム・ワイヤ・ロード・モデルは,論理合成ツールが配線の遅延時間を見積もる際に用いる。

(4)RTL階層の最適化

 RTL設計者が,機能設計の都合で決めた分割・階層化が,必ずしもレイアウトにとって最適であるとは限らない。特に大規模設計となると,設計者の作業分担に基づいて分割される場合も増える。こうしたレイアウトにとって最適でない分割・階層は設計全体に大きな影響を与える。その悪影響を断つには,レイアウトを考慮しながら論理階層を再構成し,最適なレイアウト階層を生成する機能やデータパス・ブロックを分離する機能がある。さらに,RTL設計より前のアーキテクチャ設計(ブロック分割やバス構造,トップ階層の配線トポロジなどの決定)の段階でも使えるようなツールも出てきた。

開発期間が短縮

 デザイン・プランナを使用することで,以下のように問題が解決されることが期待できる。

(1)設計の繰り返し数削減による開発期間の短縮

 回路の性能予測・見積もりのために,毎回ゲート・レベルまで展開していては,時間がかかりすぎる。また,予測・見積もりなしにタイミングや面積の問題を解消するために,何度も論理合成,レイアウトを繰り返し,場合によってはRTL設計にまで戻って修正を行なうケースも出てくる。このような無駄をなくすために,RTL設計時の予測やRTLの最適化が重要である。

(2)大規模LSIの分割設計の容易化

 LSIの回路規模が大きくなると,設計をブロックごとに進めたり,1つのブロックを複数の設計者が分担する場合が多くなる。そのため,各モジュールの切り口に対する見積もりや制約が必要になる。単体ブロックでは動作するが,1チップ化にまとめると動作しなくなるという事態を避けるためだ。デザイン・プランナを使って,設計の早い段階で1チップの動作を予測し,設計を修正したい。

(3)IPコア活用の拡大

 大規模なLSIでは,外部から調達したIPコアを活用する場合が増える。この場合,IPコア・ベンダがデザイン・プランナ向けに,IPコアの多種特性をライブラリとして用意して欲しい。こうすればRTL設計段階で,チップ全体の性能などを予測して,チップ全体の最適化やIPコアの選択が容易になる。

RTLサイン・オフを現実のものに

 ASICのRTLサイン・オフの実現には,デザイン・プランナは不可欠のものとなるだろう。RTLサイン・オフの際には,ASICユーザは,半導体メーカにHDL記述とテスト・パターンだけではなくフロアプランなどレイアウト情報が必要になるからだ。RTLフロアプランを作成する用途に加えて,デザイン・プランナはASICユーザーと半導体メーカの橋渡しをするツールとして活用されるだろう。


(99. 9. 6更新)

このEDA用語辞典は,日経エレクトロニクス,1996年10月14日号,no.673に掲載した「EDAツール辞典(NEC著)」を改訂・増補したものです。