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 米IBM Corp.,ソニー・グループ,東芝が共同開発したマイクロプロセサ。ソニー・コンピュータエンタテインメント(SCE)が2006年に発売する家庭用ゲーム機「プレイステーション3(PS3)」のほか,ホーム・サーバ,デジタル・テレビ,携帯機器,ワークステーションなどへの搭載を想定した汎用プロセサである。

 3社は2001年3月に提携し,米国テキサス州オースティンに「共同研究・開発センター」を設立した。2005年2月に米国で開催された「International Solid-State Circuits Conference (ISSCC)2005」で試作品を公開した。試作品のチップ寸法は18.1mm×12.2mmである。

 OSなどを実行する汎用CPUコアと,複数の「SPE(synergistic processing element)」と呼ぶ信号処理プロセサを1チップに集積したマルチコア構成を採る。SPEの個数は可変で,搭載する電子機器が求める演算性能に応じて,共通のアーキテクチャを用いたままSPEを増減することが可能。ISSCC 2005で公開した試作チップでは,米IBM Corp.の「Power」アーキテクチャの汎用CPUコアに8個のSPEを組み合わせた(図)。90nmルールのSOI技術で製造し,8層のCu配線技術とひずみSi技術を用いる。

 ISSCC 2005で発表した時点では,Cellは「4GHz以上」で動作し,4GHz動作時の浮動小数点演算性能は256GFLOPSになるとしていた。PS3に搭載するCellの動作周波数は3.2GHzである。LSIの歩留まりや消費電力,ボード設計の容易さなどを考慮したもようだ。チップ上にSPEは8個あるが,PS3の仕様の上では7個とした。これも歩留まりを考慮してのことである。

 Cellと周辺LSIを結ぶシステム・インタフェースの物理層には,米Rambus Inc.が開発した高速パラレル伝送技術「FlexIO」を採用している。インタフェースの幅は12バイトで,このうち7バイト分を出力,5バイト分を入力に使う。接続する周辺LSIに応じて,これらを1バイト単位で任意の幅に設定し,最大2個の周辺LSIを接続できる。2005年2月に明らかにした試作チップではデータ転送速度が1端子対当たり6.4Gビット/秒と高く,システム・インタフェース全体として最大76.8Gバイト/秒のデータ転送速度を確保していた。ただしPS3のシステム・インタフェースは40Gバイト/秒になるもようだ。

 当面は,PS3を手始めに3社が市販する電子機器でCellを採用し,実績を築いていく。東芝は商品化の時期こそ未定としながらも,50インチ型のSED(Surface-conduction Electron-emitter Display)テレビにCellを搭載する方向で開発を進めている。また2005年4月に開催された学会「COOL Chips VIII」では,MPEG-2方式で符号化したSDTV画質の映像データを,Cellを用いて48本同時に復号化するデモを披露した。

 現在開発中のCellは90nmルールだが,早ければ2006年末をメドに65nmルールへ移行するとみられる。2007年以降には,携帯機器向けとしてSPEを4個に減らした品種や,H.264/MPEG-4 AVCなど複雑な演算を要するホーム・サーバなどに向けSPEを24個~32個程度に増やした品種など,Cellの派生チップが複数登場してくることが予想される。

複数のSPEで演算を並列処理するCellの構造
図 複数のSPEで演算を並列処理するCellの構造
2005年2月28日号より抜粋