PR

10年後のSiP技術を予測

 電子機器の小型・高性能・多機能・高速化への要求に対する解決策として、1パッケージ内に必要なチップを複数個実装してシステムを構成したSiP(System in a Package)がある。異種チップを、TSVを用いて3次元(3D)積層実装する事例を図4に示す。

図4 3D積層構造
図4 3D積層構造
[画像のクリックで拡大表示]

 図5にモバイル/ウエアラブル電子機器用途のSiPのロードマップを示す。

図5 モバイル/ウエアラブル電子機器用途のSiP
図5 モバイル/ウエアラブル電子機器用途のSiP
(WB:Wire Bonding、PoP:Package on a Package、CoC:Chip on a Chip)
[画像のクリックで拡大表示]

 モバイル/ウエアラブル電子機器用途SiPでのチップ間の接続形態は、TSV接続によってチップの性能を向上し、消費電力を大幅に削減できる。また、Wide I/Oメモリーの第1世代のバス幅は512ビットだが、将来は4000ビットの超ワイドバスの開発を目指している。このため、TSVをマイクロバンプで接合する端子数は、2026年までに1万2000に急増していくと予測している。その時点におけるチップ間バンド幅の目標は1Tビット/秒に達する。