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 「ISSCC 2016」(2016年1月31日~2月4日、米国サンフランシスコ)のセッション19「Digital PLLs」では、デジタルPLLの特性を改善するアイデアの発表が相次いだ。この分野は昨年のISSCCでも多くの聴衆を集めたが、今回も平均400名の聴衆が詰めかける人気のセッションとなった。

 今回発表されたDigital PLLの論文は、ジッター・電力・面積等の基本性能を追求して新しいアイデア・面白いアイデアを提案するものと、ターゲットアプリケーションを特定してそれを満足させるためのアイデアを提案するものに大別できる。どちらが良いというものではないが、今回印象に残った後者のタイプの論文を2件紹介する。

ストレートなアイデアを高い完成度で実現

 米Broadcom社は、高速ロックを可能にしたデジタルPLLを提案した(論文番号19.1)。モバイル用アプリケーションプロセッサーでは、DFS(Dynamic Frequency Scaling)やDCCS(Dynamic Core-Count Scaling)により性能と消費電力を最適化する設計が一般的になっている。PLLの起動時間や周波数変更時間を短縮することで、DFSやDCCSの効率を更に高めることができる。

 この発表では、DALF(Dual-stage phase-Acquisition Loop Filter)を用いることにより、Type-IとType-II PLLの長所を兼ね備えた特性、すなわちロック時間の短縮、周波数オーバーシュートの低減、位相誤差の低減を実現したとする。16nm CMOSで試作したチップの測定により、1.2μsのロック時間を確認している。ストレートフォワードなアイデアを高い完成度で実現し、ターゲット特性をしっかり満たしている点に高い技術力を感じる。

PCI Expresse対応のPLL

 米Intel社はPCI Expresse Gen2/Gen3のクロック仕様に対応したPLLを発表した(論文番号19.4)。低ジッター・低電力VCO、電源ノイズ除去回路、低電力化機構、デュアルモード参照電流生成回路の4つを新たに提案している。このうち電源ノイズ除去回路は15dBのノイズ除去に成功したという。14nm FinFETで試作したチップの測定により、ジッター1.26ps、消費電力2.56mW@0.95V、4GHzを確認している。PCIe Gen2/Gen3の仕様をすべて満足しており、実用レベルの技術に仕上がっていると思われる。