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65nm CMOSで60Gビット/秒のNRZトランシーバー

 チップ-モジュール間およびバックプレーン伝送技術では、高速化の発表が相次いだ。例えば、米University of California, Berkeleyと米Qualcomm Atheros社が65nm CMOSプロセスによる60Gビット/秒のNRZトランシーバーを発表した(講演番号6.2)。送受に適応等化器を採用し受信にディザを活用したCDR(クロック・データ再生回路)を採用し21dBの伝送ロスを補償した。また、米/シンガポール/アイルランドXilinx社と米University of California, Berkeleyは16nm FinFETプロセスによる40G~56Gビット/秒のPAM4レシーバーを発表した(講演番号6.3)。等化器に10タップのDFE(デシジョンフィードバック等化器)を用いることで23dBの伝送ロスを補償した。

 低電力化では、カナダUniversity of Torontoと富士通研究所が22.5G~32Gビット/秒対応のCDRを発表した(講演番号6.6)。振幅情報を検知することで位相比較機能の低電力化を図り、3.2pジュール/ビットの電力効率を達成した。また、スイス/米IBM社研究所とスイスFederal Institute of Technology in Lausanne(EPFL)は14nm FinFETプロセスによる64Gビット/秒の光レシーバーを発表した(講演番号29.1)。ルックアヘッド型のDFEにより、64Gビット/秒でのアイ開口を確認するとともに、1.4pジュール/ビットの電力効率を達成した。