PR
試作チップ(図:東芝)
試作チップ(図:東芝)
[画像のクリックで拡大表示]
A-D変換器を2段用意する「2ステップ型」という構成を採る(図:東芝)
A-D変換器を2段用意する「2ステップ型」という構成を採る(図:東芝)
[画像のクリックで拡大表示]
デジタルアンプは、オペアンプの「仮想接地(x点)」がゼロになるように動作する(図:東芝)
デジタルアンプは、オペアンプの「仮想接地(x点)」がゼロになるように動作する(図:東芝)
[画像のクリックで拡大表示]

 東芝は、IEEE802.11axといった次世代高速無線LANに向けた12ビットのパイプライン・逐次比較型A-D変換器を開発した。「ISSCC 2017」ではその概要と実現手段などについて講演する。IEEE802.11axで求められる分解能と変換速度を実現しつつ、「電力効率(FOM)」(1変換当たりの消費エネルギー)を高めた点を特徴にする。電力効率とは、消費電力/(2有効分解能×変換速度)で求める値で、低いほど効率が良い。今回の場合、有効分解能9.9ビット、変換速度160Mサンプル/秒で、電力効率12.8fJ/変換を達成した。同種のA-D変換器(デジタル校正を用いない高速無線LAN用A-D変換器)の従来成果に比べて、「約1/3で、業界最高の電力効率」(同社)と胸を張る。

 28nmのCMOS製造プロセスで作製。チップサイズは320μm×300μmである。0.7V駆動で消費電力は1.9mW。

 今回、A-D変換器を2段用意する「2ステップ型」という構成を採る。前段の6ビットのA-D変換器の出力を増幅器(増幅回路)に入力し、この増幅器の出力を後段の6ビットのA-D変換器に入力する。12ビットのA-D変換器を1段利用する場合に比べて、消費電力を小さくできるという利点がある。

 一方で、2ステップ型A-D変換器の場合、増幅器に高い倍率精度が求められる。負帰還増幅器の場合、オペアンプの利得が高いほど倍率精度は向上する。だが、オペアンプの利得を高めるには大きな電力が必要になる。つまり、2ステップ型A-D変換器の分解能(倍率精度)と消費電力にはトレードオフの関係がある。

 電力効率が高いIEEE802.11ax向けA-D変換器を実現するためには、このトレードオフの関係を打破しなければならない。その手段として今回、倍率誤差を検知して補正する「デジタルアンプ」を負帰還増幅器内に加えた。デジタルアンプは、オペアンプの「仮想接地(x点)」がゼロになるように動作する。

 オペアンプの利得が仮に無限大だとすると、仮想接地はゼロになる。つまり、仮想接地がゼロに近づければ倍率精度が高まる。そこで、デジタルアンプ内の比較器は仮想接地とゼロを比較し、仮想接地がゼロに近づくように増幅器の出力を制御する。比較器や出力制御回路は、「ほぼデジタル回路で構成する」(東芝)ので、消費電力は小さいという。製造プロセスの微細化を進めるほど、デジタルアンプの消費電力を下げやすいとする。