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セッション2の会場となったホール。撮影時は別の講演発表時
セッション2の会場となったホール。撮影時は別の講演発表時
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TSMCの7nm SRAMチップの配線層の断面(図:IEDM)
TSMCの7nm SRAMチップの配線層の断面(図:IEDM)
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試作したSRAMのシュムープロット(図:IEDM)
試作したSRAMのシュムープロット(図:IEDM)
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しきい値電圧のばらつき(図:IEDM)
しきい値電圧のばらつき(図:IEDM)
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 「IEDM 2016」の開催初日、2つの研究グループが7nm FinFETについて発表した。一方は台湾TSMC(講演番号:2.6)。もう一方は米IBM社と米GLOBALFOUNDRIES社、韓国Samsung Electronics社のグループである(講演番号:2.7)。いずれも、今回のIEDMの目玉発表だけに、同時進行している複数のセッションの中で最も大きな講演会場を利用。同会場には多数の聴講者が詰めかけ、非常に盛況だった(関連記事)。

 TSMCは講演の冒頭で、7nm FinFETの利点を述べた。16nm FinFETに比べて、ダイサイズを43%に縮小可能。配線込みのゲート密度を約3.3倍にできる上、35~40%の速度向上、あるいは65%超の消費電力削減が可能だとした。

 その上で、7nm FinFETを用いて試作した256Mビットの6T-SRAMを紹介した。SRAMのセル1個の面積は0.027μm2。193nmの液浸リソグラフィーによるパターニングで作製した。書き込みや読み込みに必要な電圧は0.5Vである。しきい値電圧のばらつきも紹介。200mV以内に収まることをアピールしていた。加えて、CPUやGPU、SoCを作り込んだテストチップを試作し、性能を評価していることを明らかにした。

 講演の終盤では、EUVによる7nm FinFETプロセスの検討も始めていることも紹介。EUVで256MビットのSRAMチップを試作。その歩留まりと、193nmの液浸で試作した256MビットのSRAMチップの歩留まりを比較した。その結果、いずれも約50%だったという。