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本記事は、エレクトロニクス実装学会発行の機関誌『エレクトロニクス実装学会誌』Vol.18 No.7に掲載されたものの抜粋です。全文を閲覧するにはエレクトロニクス実装学会の会員登録が必要です。会員登録に関して詳しくはこちらから(エレクトロニクス実装学会の「入会手続きについて」へのリンク)。全文を閲覧するにはこちらから(エレクトロニクス実装学会のホームページ内、当該記事へのリンク)。『エレクトロニクス実装学会誌』の最新号はこちら(最新号目次へのリンク)。

 シリコン貫通電極(TSV)を用いたチップ積層型の3次元実装構造は、チップ間の接続配線長を最短にでき、小型・高密度集積が可能な実装技術として研究開発が進められてきた1)、2)。しかし、集積回路を有するチップにTSVを形成しなければならず、さらにTSVの配置が他のチップの電気特性にも影響を及ぼすため、設計ルールが複雑になる3)、4)。そこで、より簡便に3次元的なチップ間接続を実現する方法として考えられるのが、インターポーザーを貫通する高密度垂直伝送路によって、両面に配置したチップ同士を接続する両面搭載型の3次元実装構造である(Fig. 1)5)~8)。相互接続するチップのパッド配置を揃えなければならないという制約はあるが、チップにTSVを設ける必要はなく、かつチップ積層型と同様に接続配線長を短くすることができる。チップ間接続数の増加に対しても、垂直伝送路数を増やすことで容易に対応することが可能である。

Fig. 1 Chip-to-chip interconnections in 3-D interposer approach with fine-pitch through-packaging vias (TPVs)
Fig. 1 Chip-to-chip interconnections in 3-D interposer approach with fine-pitch through-packaging vias (TPVs)
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 この実装構造を実現する上で、インターポーザーには2つの機能が必要と考えられる。1つ目はチップのパッドと同一ピッチの垂直伝送路を有することである。厚みのある基板に対して、高アスペクト比の垂直伝送路を狭ピッチ・高密度に形成できる技術が必要となる。2つ目は垂直伝送路の配置を容易に変更できることである。近年では、ミニマルファブのようなチップの少量多品種生産技術の開発が進められており、今後、市場には多種多様なチップが流通すると予想される9)~11)。これらのチップに対応するためには、各チップのパッド配置に合わせて、インターポーザーの垂直伝送路の位置を容易かつ自由自在に変更できる機能が必要になる。

 そこでわれわれは、上記の2つの要求を満たすために、SOV(Sea Of Via)という設計コンセプトを取り入れた新しい構造のインターポーザーおよび実装技術の開発を進めている12)、13)

 本論文では、SOVコンセプトを応用したインターポーザー構造の提案と、その実現に向けて、Cu充填Al陽極酸化膜という新材料の適用を検討した結果について報告する。