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Stratix 10を手にするIntel社 Corporate Vice Presidentで、Programmable Solutions Group General ManagerのDan McNamara氏
Stratix 10を手にするIntel社 Corporate Vice Presidentで、Programmable Solutions Group General ManagerのDan McNamara氏
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 FPGAの2強がハイエンド品で激しく競っている。米Intel(旧Altera)社は2016年10月、「HyperFlex」アーキテクチャーに基づく14nm世代のFPGA「Stratix 10」のサンプル出荷の開始を発表した。その8日後、競合の米Xilinx社が「UltraScale+」アーキテクチャーに基づく16nm世代のFPGA製品群の量産体制確立を従来の予定を前倒しして実現したと発表している。

新アーキテクチャーが不可欠

 HyperFlexとUltraScale/Ultra-Scale+は共に、配線遅延を低減すると同時にクロック分配の設計自由度を高め、実効動作周波数を高めるアーキテクチャーを採用している注1)

注1) HyperFlexは、FPGAのコアファブリックの配線の交点にバイパス可能なレジスター(Hyper-Register)を設けるアーキテクチャー。クロック信号のリタイミングやパイプラインの長さの微調整が可能になる。Ultra-Scale/UltraScale+では、配線のトラック数を大幅に増やし、ロジックセル(LC)間の接続トポロジーの選択肢を増やした。また、クロック領域(CR)を細分化し、CRごとにクロック分配できるようにした。

 FPGAはチップ面積が大きく、クロック信号の遅延や歪み(skew)が以前からの大きな課題。Stratix 10はロジックエレメント(LE)の規模や理論動作周波数の点で従来製品を大きく上回る。これを実現するためにHyperFlexが必要不可欠だった。

 ただし、新しいアーキテクチャーの実装で先行したのは、Xilinx社だった。2014年にサンプル出荷した20nm世代のFPGA製品群に導入した。「3D-on-3D」と呼ぶFinFETと2.5次元実装技術を組み合わせた技術で、トランシーバーのプロセスをコアファブリックのプロセスに縛られることなく選べるようにもした。