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 機能を実現するデジタルICに対して、特性を実現するアナログICは内部の素子の配置や素子間の配線に敏感で、自動配置設計や自動配線設計は難しいと言われてきた。ただし、デジタルICだけでなくアナログICでも、回路規模が大きくなっているにもかかわらず開発期間の短縮要求が厳しくなっている。伝統的な手設計だけでは、破綻しそうな危機感を持つアナログIC設計部署は少なくない。

畑佐 晋一氏 日経エレクトロニクスが撮影。
畑佐 晋一氏 日経エレクトロニクスが撮影。
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図1●ロームにおけるジーダット製品の活用経緯 ロームのスライド。
図1●ロームにおけるジーダット製品の活用経緯 ロームのスライド。
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 国内アナログIC大手のロームが自動配置設計用EDAツールや自動配線設計用EDAツールを活用して、設計効率を上げているという成果が同社による講演で語られた。例えば、回路ブロック作成の作業量は35%削減し、設計品質も向上した。この講演は、ジーダットのプライベートセミナー「JEDAT Solution Seminar 2015」(10月14日に東京、10月16日に大阪で開催)で行われた。登壇したのは、ロームの畑佐 晋一氏(LSI商品開発本部 LSI開発システム部 LSIレイアウト課 KTCレイアウトグループ グループリーダー)である(写真

 畑佐氏の部門では、2008年にジーダットのアナログ/カスタムIC設計用EDA「α-SX」を導入した(図1)。同EDAを使って、ネット・ドリブン・レイアウトを実施して以来、ジーダットと協力して、アナログIC設計の効率化に取り組んできた。今回の講演では、配置、配線、フロアプラニングの各工程での取り組みについて語った。ポイントは自動設計ツールに丸投げせずに、独自の工夫を盛り込んだこと。これで、「実設計には使えない」と言われることが少なくないアナログの自動設計ツールを活用することができた。