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 半導体配線技術に関する国際会議「IEEE International Interconnect Technology Conference (IITC) 2017」(IEEE Electron Device Society主催)が、2017年5月16~18日に台湾新竹市The Ambassador Hotelで開催された。今年は20回目で、台湾では初の開催となった。参加者は220名を超え、立ち見が出るほどの盛況となり、活発な議論が繰り広げられた。

オープニング時の会場。筆者が撮影。
オープニング時の会場。筆者が撮影。

 IITC 2017の論文数は基調講演を含む口頭発表が42件、ポスター発表が24件だった。分野別では、Materials and Unit Processes(MUP)と3D Integration & Packagingが共に21%と最も多く、次いでProcess Integrationが17%、Advanced Material/Process Characterization & Modellingが14%と続く。機関別では、産業界が53%、大学が24%、研究機関が23%と、米国開催の前回とほぼ同等な比率で(関連記事:5nm世代のIC配線技術の方向性が明らかに)、米国を中心とした産業界が過半数を占めた。今回の議論の内容は、5nm世代に向けたより現実的な技術となっていることが特徴である。以下、IITCでの主な講演内容を報告する。

基調講演:QualcommとIntelから登壇

 基調講演は初日と2日目にそれぞれ1件ずつあった。初日に登壇したのは、米Qualcomm社Vice PresidentのChidiChidambaram氏で、「Interconnect Technology opportunities to deliver user experience gains in future technologies」と題して講演した(講演番号 1.1)。CMOS技術の継続的なスケーリングに合わせて製品の性能を向上させていくためには、配線技術の進化が重要であり、今がその好機であることを強調した。キーとなる技術・課題として、配線遅延対策、量産立ち上げ時間短縮、ばらつき及び設計マージン改善、3D積層技術を挙あげで、その技術革新の必要性を訴えた。

 2日目の基調講演には、米Intel社のYoshihiro Tomita氏が、同社の「Embedded Multi-Die Interconnect Bridge(EMIB)」と呼ぶ2.5Dパッケージ技術に関して講演した(講演番号 番号6.1)。この技術は高コストなTSV(Thorugh Silicon Via)を使わずに、ダイ間を接続するための小さなFCBGA基板(Siウエハー上にBEOLプロセスでCu多層配線を作ったもの)をパッケージ内に埋め込む方式である。従来のSiインターポーザーに比べて、高密度配線の実装が低コストかつシンプルに行えるため、今後異種デバイスチップのマルチチップ実装への適用機会が増えると期待される。