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 東芝は、米Cadence Design Systems社の新たな論理合成/物理合成ツール「Genus Synthesis Solution」の評価結果などについて、「CDNLive Japan 2016」(日本ケイデンス・デザイン・システムズ社とイノテックが2016年7月15日に横浜で開催)で講演した。東芝は講演の中で、Genusの論理合成機能の社内運用を、2016年5月31日から始めたことを明らかにした。

塚原一樹氏 日経エレクトロニクスが撮影。
塚原一樹氏 日経エレクトロニクスが撮影。
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図1●「製造プロセスが40nm、主要クロック周波数が320MHz、規模が3Mインスタンス」のICでの評価結果 論理合成の処理時間は大幅に短縮(左)。設計品質は今一歩の感じ。東芝のスライド。
図1●「製造プロセスが40nm、主要クロック周波数が320MHz、規模が3Mインスタンス」のICでの評価結果 論理合成の処理時間は大幅に短縮(左)。設計品質は今一歩の感じ。東芝のスライド。
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図2●マルチスレッド処理は大規模設計で効果がある 日経エレクトロニクスが撮影。右端は塚原一樹氏。スクリーンは東芝のスライド。
図2●マルチスレッド処理は大規模設計で効果がある 日経エレクトロニクスが撮影。右端は塚原一樹氏。スクリーンは東芝のスライド。
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図3●Genusベースの論理合成システム「Genus-DK」の概要 スクリーンは東芝のスライド。
図3●Genusベースの論理合成システム「Genus-DK」の概要 スクリーンは東芝のスライド。
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 登壇したのは、東芝の塚原一樹氏(ストレージ&デバイスソリューション社 ミックスドシグナルIC事業部 設計技術開発部 設計メソドロジー開発担当)である(写真)。Genusは、既存の論理合成ツール「Encounter RTL Compiler」の後継製品としてCadenceが2015年6月に発表した(日経テクノロジーオンライン関連記事)。分散処理によって大規模な設計に容易に対応できることなどが特徴だとする。

 まず塚原氏は、3つのICの設計データを使ってGenusの論理合成機能とRTL Compilerの処理能力を比較した。比較に使ったICはそれぞれ「製造プロセスが40nm、主要クロック周波数が320MHz、規模が3Mインスタンス」、「40nm、266MHz、8Mインスタンス」、「65nm、96MHz、1Mインスタンス」である。3番目のICは低消費電力が特徴のチップで、電源ドメイン数が26と多い。

 比較は、論理合成の処理時間(TAT)、論理合成後の配置のTAT、論理合成後と配置後の設計品質(タイミング、チップ面積、リーク電力、配線混雑度)の視点で行った。3つのICによって多少違いはあるものの、論理合成のTATは1/2~1/4に短縮、配置のTATは同等、設計品質はまぁまぁ良かった(図1)。また、設計が大規模になるほど、マルチスレッドの効果が大きなことも確認できた(図2)。「8Mインスタンスの論理合成を17時間で処理しており、かなり速い」(同氏)とした。

 比較結果に満足したことで、同氏らはGenusを実際の設計で使うために、周辺EDAとのインターフェースや、東芝独自機能を備えた「Genus-DK」を開発した(図3)。後者としては、例えば、ツールのインクリメンタル最適化機能を利用したTAT短縮機能の実装、面積の増大を抑えながらリーク電力の最適化を行う機能の実装、RTL Compilerで実装した東芝独自機能の移植(例えば、データパスやマルチパスを検出するRTLサニティーチェック機能)などがある。「Genus-DK」の社内運用は2016年5月31日に始めた。