図1 Niagara-2のチップ・レイアウト。8スレッドを同時実行可能なCPUコア(図中の「SPC」)を8個集積し,コア間をクロスバ・スイッチ(図中の「CCX」)で接続した。2チャネルのFB-DIMM用のメモリ・コントローラ(図中の「MCU」)を4個備える。
図1 Niagara-2のチップ・レイアウト。8スレッドを同時実行可能なCPUコア(図中の「SPC」)を8個集積し,コア間をクロスバ・スイッチ(図中の「CCX」)で接続した。2チャネルのFB-DIMM用のメモリ・コントローラ(図中の「MCU」)を4個備える。
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図2 CPUコアのブロック図。2個の整数演算ユニット(図中の「EXU0」「EXU1」)に4スレッドずつ演算を割り当てる。浮動小数点演算ユニット(図中の「FGU」)と,暗号化処理用のストリーム処理ユニット(図中の「SPU」)を備える。
図2 CPUコアのブロック図。2個の整数演算ユニット(図中の「EXU0」「EXU1」)に4スレッドずつ演算を割り当てる。浮動小数点演算ユニット(図中の「FGU」)と,暗号化処理用のストリーム処理ユニット(図中の「SPU」)を備える。
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図3 整数演算ユニットとロード/ストア・ユニットのパイプライン。命令フェッチ・ユニットがバッファに命令を書き込むところまでを受け持ち,残りの6段の処理を整数演算ユニットが実行する。
図3 整数演算ユニットとロード/ストア・ユニットのパイプライン。命令フェッチ・ユニットがバッファに命令を書き込むところまでを受け持ち,残りの6段の処理を整数演算ユニットが実行する。
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 米Sun Microsystems, Inc.は米Stanford Universityで開催された「HOT CHIPS 18」(2006年8月20~22日)において,「Niagara-2」(開発コード名)の詳細を解説した。Niagara-2は,Sun Microsystems社のサーバー機向けマイクロプロセサ「UltraSparc T1」(開発コード名は「Niagara」)の次世代品「UltraSparc T2」として2007年後半に製品化するもので,同社は2006年4月に設計の完了を発表していた(2006年4月の発表資料)。

 Sun Microsystems社はNiagara-2の開発において,UltraSparc T1の2倍のスループットを達成すること,単位消費電力当たりのスループットを高めること,ネットワーク関連処理や暗号化処理などの専用論理回路を集積することなどを目標としたという。4スレッドを同時実行可能なCPUコアを8個集積するUltraSparc T1に対し,Niagara-2は8個集積するCPUコアのそれぞれで同時に実行できるスレッドの数を8に増やした(図1)。CPUコアやメモリ管理ユニットは,クロスバ・スイッチで接続する。

 CPUコアは,整数演算ユニットを2個搭載する(図2)。整数演算ユニットは4スレッドの実行状況を同時に保持できる。CPUコアには浮動小数点演算ユニットとストリーム処理ユニットを集積した。ストリーム処理ユニットは,暗号化処理の高速化を狙ったものである。ハッシュ化と暗号化の高速化回路を盛り込んだ。整数演算のパイプラインは8段(図3)で,浮動小数点演算のパイプラインは12段である。

 Sun Microsystems社はNiagara-2の性能に関する定量的な評価結果は示さなかったが,「スループットと,単位消費電力当たりのスループットの両方について,UltraSparc T1の2倍以上を達成した」(同社 Distinguished EngineerのGreg Grohoski氏)とした。