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写真1●Knights Landingは演算用チップ、オンパッケージメモリー、ファブリックを1つのパッケージに集積
写真1●Knights Landingは演算用チップ、オンパッケージメモリー、ファブリックを1つのパッケージに集積
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写真2●次世代ファブリック「Omni Scale」は14nm世代のXeonプロセッサにも適用する
写真2●次世代ファブリック「Omni Scale」は14nm世代のXeonプロセッサにも適用する
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 米インテルは、ドイツで開催中のスパコン国際会議「ISC'14」で、同社のHPC用プロセッサ「Xeon Phi」の最新版「Knights Landing」(開発コード名)の詳細を明らかにした。プロセッサパッケージ1個で、従来のXeon Phiの約3倍となる3テラFLOPS超の倍精度演算性能を備える。2015年後半に出荷を始めるという。

 Knights Landingは、1つのパッケージ上に、演算用チップ、ファブリック、オンパッケージメモリーを搭載する構成を取る(写真1)。

 インターコネクト機能などを担うファブリック「Intel Omni Scale」を搭載することで、Knights Landingはスタンドアロンのプロセッサとしても動作する。「Knights LandingはXeonプロセッサとバイナリ互換性があるので、容易に導入できる」(米インテル データセンターグループのラジ・ハズラ副社長)。

 これまでのXeon PhiはPCI Expressで接続する拡張機器として実装していたが、PCI Expressの転送速度が性能のボトルネックになっていた。Knights Landingは演算用チップからオンチップメモリーや外部のDDR4メモリーにアクセスできるため、こうしたボトルネックを解消できる見込みだ。

 演算用チップは14nmプロセスで製造するメニーコアチップで、Atomで採用しているSilvermontコアをHPC用に改良した省電力IAコアで構成される。コア数は60~70個とみられる。

 オンパッケージメモリーは米マイクロンテクノロジー製で、最大16Gバイト搭載できる。同社のHMC(ハイブリッド・メモリー・キューブ)に用いるメモリー積層技術を応用したもので、DDR4メモリーと比べてバンド幅は5倍になるほか、GDDR5メモリーと比べて占有する空間は3分の1に、電力効率は5倍になったという。
 
 新たに開発したファブリックのOmni Scaleは、Knights Landingのほか、14nmプロセスのXeonプロセッサにも搭載するという。PCI Expressアダプター、エッジスイッチ、シリコン光回路などを備える(写真2)。

 Knights Landingは、米国立エネルギー研究科学計算(NERSC)センターが2016年に導入するスパコン「Cori」への搭載が決まっている。9300ノード超のKnights Landingを搭載する予定で、理論演算性能では約30ペタFLOPSを上積みできる計算になる。