米国電気電子学会（IEEE）は，ハードウエア記述言語の「SystemVerilog IEEE 1800-2005」を新規格として，「Verilog 1364-2005」を改訂版として承認したことを米国時間11月9日に発表した。
SystemVerilogのIEEE 1800は，チップ設計に使われるVerilogを拡張した言語。IEEEの標準化委員会で開発された同言語は，ハードウエア設計，仕様，検証に使われるもので，より複雑になっている電子システムと半導体設計に対応する。既存のVerilog規格の改訂版であるIEEE 1364-2005は，いくつかのあいまいとされてきた部分が解消され，マイナーな問題を修正しているという。
IEEEによれば，SystemVerilog規格により，ハードウエア設計，仕様，シミュレーション，評価における生産性が向上する。同規格は，EDA（Electronic Design Automation）規格に関する標準化団体Accelleraが策定したハードウェア設計／検証言語（HDVL）の「SystemVerilog 3.1a」をベースとしており，高度な設計モデリング，テストベンチの作成，アサーションとベンチテスト言語を使った検証メソッドを提供し，C／C++といった他言語との連携を強化するという。
統合型の同規格により，電子設計，半導体，システム設計コミュニティは，より効率的に設計，シミュレーション，検証を行なうことができるという。設計者は，Verilog以外の言語も併用できるため，既存の設計と知的財産を利用できるとIEEEは説明している。
SystemVerilog IEEE Std 1800-2005とVerilog IEEE Std 1364-2005は，IEEE storeから購入可能となっている。また，IEEE規格のオンライン購読を通じて入手することもできる。
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